DFT 挑戰
在 IC 設計的大部分歷史中，我們在一個封裝中使用了一個芯片，以及多芯片模塊 (MCM)。對于具有多個裸片的 2.5D 和 3D IC，您如何進行單個裸片測試，然后使它們適用于最終封裝？
如果每個內部裸片的 DFT 架構彼此不同怎么辦？
2.5D 和 3D 小芯片
Tessent Multi-die
Siemen 的開發團隊擴展了他們的技術，使用Tessent Multi-die支持 2.5D 和 3D IC 封裝。這種相同的方法現在將 2D 分層 DFT 擴展到 2.5D 和 3D IC。以下是 2.5D 設備中三個小芯片的外觀：
IEEE 為 3D 堆疊 IC 的測試訪問架構創建了一個標準，稱為IEEE 1838-2019。IEEE 1687 使用另一個標準 IEEE 1149.1 定義了對嵌入在 IC 中的儀器的訪問和控制——帶有測試訪問端口。Tessent Multi-die 支持所有這些標準。
小芯片設計中的每個裸片都有一個邊界掃描描述語言 (BSDL) 文件，然后 Tessent Multi-die 會為您創建封裝級 BSDL。
IEEE 1838
這種以芯片為中心的測試標準于 2019 年 11 月獲得批準，并允許將芯片作為多芯片堆棧的一部分進行測試。使用靈活并行端口 (FPP) 以及芯片封裝寄存器 (DWR) 和測試訪問端口 (TAP) 連接 3D 芯片堆棧以進行測試：
IEEE 1687 – 內部 JTAG
這個 2014 標準有助于簡化嵌入在每個芯片中的儀器的使用。有儀器連接語言 (ICL) 和過程描述語言 (PDL) 來定義儀器。ATE 系統和內部 JTAG 之間的流程如下所示：
IEEE 1149.1 JTG
帶有測試訪問端口的邊界掃描標準可以追溯到 1990 年，而邊界掃描描述語言 (BSDL) 在 2001 年問世。該標準定義了指令和測試數據在芯片內的流動方式。
IEEE 1149.1 JTAG
將所有這些測試標準結合在一起，我們可以看到 Tessent Multi-die 如何連接到 3D 堆棧內的每個小芯片。每個裸片內內核的測試模式和測試調度是通過 Tessent 流式掃描網絡 (SSN) 完成的。
Tessent 流式掃描網絡
SSN 基本上將測試數據交付打包，將核心 DFT 和芯片 DFT 解耦，允許同時測試的核心獨立轉移。實際的好處是節省了 DFT 規劃的時間、更容易的布線和時序收斂，以及高達 4 倍的測試時間和體積減少。
Tessent SSN
總結
代工廠、設計、測試和 IEEE 之間的密切合作創造了一個充滿活力的 2.5D 和 3D 生態系統，所有技術都已到位，以推動半導體創新。Siemens EDA 擴展了他們的 Tessent 軟件以迎接新的測試挑戰，同時使用 IEEE 標準。Tessent Multi-die 與所有其他 Tessent 產品和平臺集成，因此您不必將工具和流程拼湊在一起。
原文
https://semiwiki.com/eda/319014-dft-moves-up-to-2-5d-and-3d-ic/
