EETOP編譯自semiwiki
半導體芯片在發貨前都經過測試，以排除早期故障，但是還有一些更微妙的可靠性影響，這些影響只會在較長時間內出現，比如時鐘老化。甚至還有一個經典圖表顯示了故障率隨時間變化的“浴缸曲線”：
IC故障率圖
如果磨損區域的現實和期望不一致，那么召回嵌入系統內的芯片所帶來的財務影響可能要花費數百萬美元，甚至在安全關鍵應用中要付出人命。
一個 7nm 的 SoC 可以有 100 億個晶體管，并且為了滿足功率規范，有許多時鐘域和多電壓電源域；導致老化問題，如抖動、占空比失真、插入延遲、設計余量減少和工藝變化增加。要預測晶體管老化的影響，需要了解電路拓撲、開關活動、電壓甚至溫度——這是一個復雜的目標。
晶體管老化來自幾個影響：熱載流子注入 ( HCI )、負基極溫度不穩定性 ( NBTI )、正基極溫度不穩定性 ( PBTI )。較高的溫度會加速這些影響。占空比影響 BTI 效果，頻率對 HCI 有成比例的影響。使用 HCI 時，電荷會被困在晶體管的氧化層中，從而永久改變器件的 Vt。對于 7nm 節點，BTI 效應高于 HCI 效應，如下圖所示插入延遲，其中黑線是新電路，而 HCI 的老化效應是橙色，BTI 效應是藍色。
BTI 和 HCI 效應
10nm 以上的 IC 設計方法使用靜態時序分析 (STA) 和一些時鐘的 SPICE 仿真，以及抖動等參數的保護帶。老化可以應用于所有設備，以提供有關電氣和時間影響的概念。
10nm 以下的設計需要對時鐘老化影響進行更全面的分析，比如Infinisim 創建了一個名為ClockEdge的工具，可以有效地分析大型時鐘網絡。ClockEdge 工具會自動創建一個晶體管級網表進行分析，然后可以在一夜之間進行仿真，向您展示最新的和老化的結果。
從現有文件創建一個新的時鐘域網表：Verilog、Lib、葉單元定義、約束、SPEF。以您的功能時鐘頻率為新鮮狀態生成具有完全 SPICE 精度的仿真結果。然后對時鐘進行壓力分析，作為分析的第二步。第三步是使用老化的時鐘域網表，以功能時鐘頻率運行完整的 SPICE 精確仿真，并評估占空比失真、插入延遲、軌到軌電平，甚至時鐘擺率。新鮮和陳年結果之間的差異告訴設計團隊他們是否有可靠的設計。
深入研究第一步，新運行分析從鎖相環的輸出，一直到觸發器或輸出墊的時鐘域。這個時鐘域可以非常大，包含數百萬個器件，晶體管級分析結果向我們展示了延遲和壓擺值。
步驟1：全新運行
通過使用分布式 SPICE 仿真方法，ClockEdge 工具可以在一夜之間對一個具有 450 萬個門、5.17 億個 MOSFET 和 32 億個器件的塊運行時鐘分析。你的時鐘拓撲結構可以實現為樹狀、網格和刺狀。
步驟2：壓力運行
特定的晶體管將被選中進行老化，所有這些都取決于電路拓撲結構和時鐘是否被停頓（卡在VDD或VSS），或切換。壓力運行也取決于溫度、電壓和每個使用模型的持續時間。
步驟3：老化模擬
使用老化的器件。對于有停頓時鐘值的器件，那么在老化分析過程中，只有時鐘的一個邊會受到影響，而有時鐘切換的器件在老化分析過程中，兩個邊都會受到影響。所以占空比延遲（DCD）的形狀將取決于你的電路拓撲結構。使用 ClockEdge，設計人員可以執行假設壓力分析，比較時鐘停在 0、停在 1、切換甚至是停放和切換組合的影響。
總結
時鐘老化是一個新的可靠性問題，特別是對于低于 10nm 工藝節點的 IC 設計。通過適當的分析，可以減輕老化的影響。文中提及的ClockEdge 工具可專注于為設計人員提供對其時鐘網絡的準確老化分析，并在一夜之間快速提供結果。你可以看到你的老化時鐘域的直流和交流壓力條件。
原文
https://semiwiki.com/eda/319691-clock-aging-issues-at-sub-10nm-nodes/
