除了節省成本外，使用 IBIS 模型的設計人員還可以在進行電路板原型設計或制造之前預見并解決信號完整性問題，從而縮短電路板開發周期，從而加快上市時間。
關于IBIS，本文為您介紹以下幾部分：
IBIS 模型驗證過程的兩個部分。
IBIS 代表輸入/輸出緩沖區信息規范。它代表了 IC 供應商向其客戶提供用于高速設計仿真的設備數字引腳的特性或行為。這些模型使用IBIS 開放論壇指定的參數來模擬設備的 I/O 行為，這是一個管理和更新 IBIS 模型規范和標準的行業組織。
IBIS 模型通過表格電壓-電流和電壓-時間信息使用 ASCII 文本文件格式。它們不包含專有數據，因為 IC 原理圖設計信息（例如晶體管尺寸、緩沖器原理圖設計中使用的器件模型參數和電路）并未在模型中顯示。此外，大多數 EDA 供應商都支持 IBIS 模型，并且可以在大多數行業范圍的平臺上運行。
為什么使用 IBIS 模型？
想象一下，一個 IC 經過測試通過之后，會使用該 IC 設計PCB，隨后立即批準用于制造。PCB制造完成后，如果電路板性能出現故障，而故障是由一些信號完整性問題引起的，這些問題導致串擾、信號過沖/下沖或阻抗不匹配引起的反射。這些板子就必須重新設計和重新制造。
這樣時間浪費了，成本也上升了——這一切都是因為一個非常重要的階段沒有進行：預先模擬（presimulation）。此階段是系統設計人員在構建電路板之前使用仿真模型來驗證其設計的信號完整性的階段。
Spice 和 IBIS 等仿真模型現在正被廣泛用于仿真，以幫助系統設計人員在預仿真階段預見信號完整性問題，以便在制造之前解決這些問題。這個階段有助于減少電路板在測試期間失敗的機會。
歷史
1990 年代，隨著個人電腦的日益普及，英特爾開始為其工作頻率高達 33 MHz 左右的低功耗 ASIC 開發新的 I/O 總線。需要確保信號完整性不受影響，這引發了 IBIS 的創建。
由 Donald Telian 領導的一個團隊提出了為 I/O 緩沖區創建信息表并將此信息用于測試英特爾電路板的想法。很快，它還與客戶分享了這些表格，用于他們的電路板設計，而沒有提供任何專有信息。為了能夠將紙質電子表格中的信息可靠地傳輸到客戶的模擬器，英特爾決定與 EDA 供應商和其他計算機制造商合作。
IBIS 開放論壇旨在幫助標準化基于文本的機器可讀格式的緩沖區信息。IBIS 最初稱為 Intel 緩沖區信息表，后來改為 I/O 緩沖區信息規范。IBIS 1.0 版于 1993 年發布。
此后，IBIS 開放論壇繼續推廣 IBIS，提供工具和文檔，改進標準以增加專業領域的能力。2019 年，IBIS 7.0 版獲得批準。這只是表明 IBIS 不斷進步并滿足技術的新需求。
IBIS 模型是如何生成的？
IBIS 模型通常對設備的接收器和驅動程序緩沖區行為進行建模，而不會泄露專有過程信息。這是通過提取標準 IBIS 緩沖區元素的行為并通過 VI 和 Vt 數據以表格形式表示的來完成的。
在生成 IBIS 模型時，數據收集通常是開發過程的第一步。圖 1顯示了生成 IBIS 模型的三個主要階段。
圖1 IBIS 模型生成過程。
數據收集
為 IBIS 模型收集數據有兩種方法：
仿真方法：此方法需要訪問部件的設計原理圖、數據表和集總 RLC 封裝寄生參數。
基準測量方法：此方法需要實際單元和/或評估板、數據表和集總 RLC 封裝寄生參數。
圖 2顯示了 IBIS 模型中描述的四個主要元素/組件的圖表。
圖2. IBIS 模型關鍵字
連接到引腳的兩個二極管負責在輸入超出工作范圍或緩沖器限制的情況下保護緩沖器或 –V DD，具體取決于它的設計運行方式。這些二極管用作 ESD 鉗位保護并根據需要打開，而上拉和下拉組件負責驅動緩沖器在高電平和低電平狀態下的行為。因此，當緩沖器處于操作模式時，將獲取上拉和下拉數據。
這四個主要元素在模型中以電壓與電流 (VI) 數據的形式在關鍵字 [Power Clamp]、[GND Clamp]、[Pullup] 和 [Pulldown] 下表示。I/O 緩沖器的開關行為也在模型中以電壓隨時間 (Vt) 數據的形式表示。
電壓-電流行為關鍵字
[Power Clamp] 表示數字 I/O 引腳的電源鉗位 ESD 保護二極管在高阻抗狀態下相對于電源鉗位電壓基準的 VI 行為。
[GND Clamp] 代表數字 I/O 引腳的接地鉗位 ESD 保護二極管在高阻抗狀態下相對于接地鉗位電壓參考的 VI 行為。
[Pullup] 表示 I/O 緩沖器的上拉組件在驅動為高電平時相對于上拉電壓參考的 VI 行為。
[Pulldown] 表示 I/O 緩沖器的下拉組件在驅動為低電平時相對于下拉電壓參考的 VI 行為。
這些關鍵字的數據取自 –V DD至 2 × V DD的推薦電壓范圍，并取自三個不同的角：典型值、最小值和最大值。典型角代表緩沖器在標稱電壓、標稱工藝和標稱溫度下運行時的行為。最工藝角（corner ）代表緩沖器在最低電壓、最弱工藝和 CMOS 最高工作結溫/BJT 最低工作結溫下工作時的行為。最大工藝角代表緩沖器在最大電壓、最強工藝和 CMOS 最低工作結溫/BJT 最高工作結溫下工作時的行為。
對于在引腳中掃描的每個電壓，都會測量其相應的電流，從而獲得 IBIS 規范在對緩沖器進行建模時所需的電壓-電流行為。這四個VI曲線在三個角的波形示例如圖3所示。
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圖3. (a) 電源鉗位數據、(b) 接地鉗位數據、(c) 上拉數據和 (d) 下拉數據的VI 曲線示例波形。
切換行為
除了 VI 數據，I/O 緩沖器的開關行為以上升（低到高輸出轉換）和下降（高到低輸出轉換）波形的形式也包含在 Vt 數據表中。該數據是使用連接到輸出的負載測量的。
使用的負載通常為 50 Ω，以代表典型的傳輸線特性阻抗。最好使用輸出緩沖器實際驅動的負載。該負載與系統中使用的傳輸線阻抗有關。例如，如果系統將使用 75Ω 走線或傳輸線，則獲得 Vt 數據的推薦負載為 75 Ω。
對于標準推/拉 CMOS，建議將四種類型的 Vt 數據包含在 IBIS 模型中：
負載以地為參考的下降波形
兩個上升波形包含在模型關鍵字 [Rising Waveform] 下。它描述了 I/O 緩沖器在其負載分別連接到 VDD和GND時從低到高的輸出轉換。另一方面，模型關鍵字[Falling Waveform]下的兩個下降波形描述了I/O緩沖器在其負載也分別連接到V DD和地時從高到低的跳變。
應該注意的是，由于輸出端連接了負載，預計輸出擺幅不會發生完全轉換。與電壓-電流行為一樣，電壓-時間數據取自三個不同的角落。這些轉換的示例如圖 4所示。
圖4. I/O 緩沖器開關行為的采樣波形：(a)負載以 VDD 為參考的上升波形，(b) 負載以地為參考的上升波形，(c) 負載以 VDD 為參考的下降波形，以及(d) 負載以地為參考的下降波形。
Vt 表還提取斜率值。斜坡速率是電壓從一種狀態切換到另一種狀態的速率，取自上升或下降過渡沿的 20% 到 80%。斜率在 IBIS 模型中以 dV/dt 比率的形式在 [Ramp] 關鍵字下列出，通常顯示在 Vt 表之后。該值不包括封裝寄生效應的影響，因為它僅代表固有輸出緩沖器的上升時間和下降時間特性。
此外，IBIS 模型包括一些模擬所依據的數據表規范，例如工作電壓和溫度范圍、輸入邏輯電壓閾值、時序測試負載值、緩沖電容和引腳配置。它們還包括集總 RLC 封裝寄生效應。它們在數據表中找不到，但在模擬高速設計系統的跡線時必不可少，因為這些寄生效應會在模擬中增加負載效應。它們會影響通過傳輸線的信號的完整性。
IBIS 格式
本節介紹第二階段，即構建模型——也稱為 IBIS 格式化。收集所有必要數據后，現在可以創建模型。IBIS 模型由三個主要部分組成：主頭文件、組件描述和緩沖區模型。
主標題包含有關模型的一般信息（圖 5）。
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圖5. 使用 Cadence 模型完整性的 IBIS 模型中的示例主頭文件。
它指定了以下內容：
IBIS版本
型號關鍵字：[IBIS Ver]
這是模型的基礎。它告訴模擬器的解析器檢查器在文件中期望什么類型的數據；因此，它在確定模型是否通過解析器檢查器方面起著重要作用。
文件名
型號關鍵字：[文件名]
這應該使用正確的文件擴展名 .ibs 以小寫格式顯示文件的實際名稱。
修訂號
型號關鍵字：[文件版本]
這有助于跟蹤文件的修訂級別。
日期
型號關鍵字：[日期]
這顯示了模型的創建時間。
筆記
型號關鍵字：[備注]
這包括供客戶參考模型，也就是說，如果數據是從模擬或臺架測量中獲取的。
資源
型號關鍵字：[來源]
這會告訴模型起源于何處或指示模型提供者。
免責聲明
型號關鍵字：[免責聲明]
版權
型號關鍵字：[版權]
請注意，主標題下列出的前三項是必需的。其他項目不是必需的，但最好包括在內，因為它們添加了有關文件的其他詳細信息。
IBIS 模型的第二部分描述了組件（圖 6）。
圖6. 使用 Cadence 模型完整性的 IBIS 模型中的示例組件描述。
對于這部分，需要以下數據：
組件名稱
模型關鍵字：[組件]
正如名稱所述，這是正在建模的設備的名稱。
引腳列表
型號關鍵字：[Pin]
這部分出現在模型中至少有三列：管腳號、管腳名稱和模型名稱。此列表基于數據表。它應該反映引腳編號和引腳名稱的正確匹配，以避免混淆。還需要注意的是，在 IBIS 模型中，每個引腳都有一個專用的模型名稱。此型號名稱不一定與數據表中所述的引腳名稱相同，因為引腳的型號名稱由模型制造商自行決定。此外，一些引腳可能指向一個型號名稱。具有相同設計原理圖的緩沖器就是這種情況。預計它們將具有相同的行為，因此一組數據足以代表它們。
制造商
型號關鍵字：[制造商]
它標識正在建模的組件的制造商。
封裝寄生
型號關鍵字：[包]
此項描述了組件封裝的電氣特性，包括集總電阻、電感和電容值。如果引腳的 RLC 寄生參數也可用，則應在模型中的 [Pin] 關鍵字下與引腳列表一起列出。這提供了一個更準確的模型，并將覆蓋 [Package] 關鍵字下列出的 RLC 值。
IBIS 模型的第三部分描述了緩沖模型。這就是 I/O 緩沖區的行為，特別是它的 IV 和 Vt 數據。它首先使用 [Model] 關鍵字識別模型名稱。型號名稱應與 [Pin] 關鍵字下第三列中列出的名稱相匹配。
對于每個緩沖區模型，必須指定參數 Model_type。緩沖電容也必須出現在參數 C_comp 下，以描述從焊盤回看緩沖時看到的電容。
緩沖模型的類型
可以對不同類型的緩沖區進行建模，并對每種緩沖區應用特殊規則。下面描述了四種最常見的緩沖區類型及其在 IBIS 模型中的要求：
輸入緩沖器模型類型：輸入
這種模型類型需要輸入邏輯閾值的值，在參數 Vinl 和 Vinh 下（圖 7）。如果未定義，則模擬器使用的默認值分別為 0.8 V 和 2 V。這些參數有助于模擬器執行時序計算并檢測信號完整性違規。
圖7. 使用 Cadence 模型完整性的輸入緩沖區模型的示例表示。
兩態輸出緩沖器型號類型：輸出
此模型類型表示始終啟用的輸出緩沖器，驅動高或驅動低（圖 8）。它包括參數 Vref、Rref、Cref 和 Vmeas 下的時序測試負載值。這些參數不是必需的，但它們在模型中的存在將有助于模擬器執行板級時序計算。
圖8. 使用 Cadence 模型完整性的兩態輸出緩沖區模型的示例表示。
請注意，由于此類緩沖器無法禁用，因此不會列出關鍵字 [Power Clamp Reference] 和 [GND Clamp Reference]，以及 [Power Clamp] 和 [GND Clamp] 的 VI 表格數據。
三態輸出緩沖器型號類型：三態
這種模型類型代表了一個輸出緩沖器，它不僅在其驅動高電平和驅動低電平狀態下表示，而且在其高阻抗狀態下表示，因為這種類型的緩沖器可以被禁用（圖 9）。與輸出模型類型一樣，它還包括參數 Vref、Rref、Cref 和 Vmeas 下的時序測試負載值。在模型中添加這些將有助于模擬器執行板級時序計算。
圖9. 使用 Cadence 模型完整性的三態輸出緩沖區模型的示例表示。
I/O 緩沖器型號類型：I/O
這種模型類型是輸入和輸出緩沖區的組合（圖 10）。因此，該模型中要包含的參數是 Vinl、Vinh、Vref、Rref、Cref 和 Vmeas。
圖10. 使用 Cadence 模型完整性的 I/O 緩沖區模型的示例表示。
模型制作者在生成 IBIS 模型時必須注意這些指南。更多內容可在IBIS 開放論壇網站的IBIS Cookbook中找到。必須遵循正確的建模指南；否則，模型將無法通過驗證階段。
模型驗證
驗證 IBIS 模型分為兩部分：解析器測試和相關過程。
解析器測試
在構建模型時，最好使用已經具有 Golden Parser 的軟件。該程序根據模型版本的規范執行語法檢查并驗證創建的 IBIS 模型的數據匹配。一些具有此功能的軟件是 Cadence Model Integrity 和 Hyperlynx Visual IBIS Editor。
如果模型通過了解析器測試，這意味著生成的模型遵循標準格式和規范，VI數據與Vt數據匹配。如果沒有，最好找出導致錯誤的原因。最簡單的可能原因是模型中使用的格式或關鍵字不符合 IBIS 規范——這很容易糾正。
另一種類型的錯誤是 VI 和 Vt 數據匹配。發生這種情況時，錯誤可能在于上拉或下拉 VI 數據，或 Vt 數據。這是 VI 數據表示的行為與 Vt 數據表示的行為不匹配的情況。
為了解決這個問題，可能需要重新仿真。不過，在此之前，請先查看您放置在模型中的電壓和負載值，并檢查它們是否正確。當錯誤的原因與錯誤定義的電壓值一樣簡單時，您可以避免花費更多時間重新仿真。
圖 11 和 12分別顯示了一個失敗并通過了解析器測試的示例 IBIS 模型。
在圖 11中，觀察軟件如何標記導致模型在解析器測試期間失敗的錯誤。這使得模型制作者在進行下一個驗證步驟之前可以輕松地更正模型。在此示例中，錯誤是由用于緩沖區的模型類型引起的。IBIS 規范要求以大寫格式輸入 I/O 模型類型，而在此圖中，使用小寫格式。
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圖11. 使用 Cadence 模型完整性對失敗的 IBIS 模型進行解析器測試。
圖 12顯示了通過解析器測試的模型。注意 Model_type 關鍵字中的 I/O 已更改為大寫格式。這解決了錯誤。
圖12. 使用 Cadence 模型完整性對通過的 IBIS 模型進行解析器測試。
模型只有通過此階段才能繼續進行關聯過程。
相關過程
那么，有人可能會問，我們如何確保生成的模型與實際零件一樣準確？答案是相關過程。IBIS 模型有不同的質量等級/相關性（見表格）。
本文描述了一個質量級別 2a 的 IBIS 模型。通過解析器測試后，將模擬模型，包括添加外部負載的 RLC 封裝寄生效應。負載通常是數據表中用于表征 I/O 緩沖器的時序測試負載值。同樣，零件的設計原理圖將使用相同的設置和負載進行仿真。兩個仿真的結果將被疊加，以驗證生成的模型是否與基于原理圖的結果的行為相匹配。
為什么 IBIS 模型對您的仿真至關重要
大多數 EDA 供應商都廣泛支持 IBIS 模型。它們易于使用且尺寸更小，從而提供更快的仿真時間。它們不包含專有工藝和電路信息，這使大多數半導體供應商能夠輕松地向其客戶提供 IBIS 模型。這些模型展示了所有這些優勢，同時準確地建模了設備的 I/O 行為。
IBIS 模型使設計人員能夠在進行電路板原型設計或制造之前預見并解決信號完整性問題。這樣做使他們處于有利位置，可以縮短電路板開發周期，進而有助于加快產品上市時間。
簡而言之，客戶使用 IBIS 模型是因為在他們的仿真中使用它們不僅有助于節省成本，還有助于節省設計、調試和從電路板設計中獲得收益的時間。
原文
https://www.electronicdesign.com/technologies/test-measurement/article/21253556/analog-devices-ibis-modeling-part-1-why-ibis-modeling-is-critical-to-design-success
